配置原则

GR5xx芯片内部集成可编程上/下拉电阻，能够替代外部电阻，从而节省空间和成本。另外，这些内部电阻还可以防止未使用的GPIO引脚处于浮空状态，以避免额外电流从VDDIO电源泄露。

使能芯片内部上/下拉电阻应遵循以下规则：

1. GPIO引脚处于浮空状态，应使能内部上/下拉电阻。
2. GPIO引脚未使用，应使能内部下拉电阻。
3. GPIO引脚设置为输入但被外部设备拉高/低时，应禁用内部上/下拉电阻。
4. GPIO引脚设置为输入但连接的外部设备处于高阻抗状态，应使能内部上/下拉电阻。
5. GPIO引脚设置为输出，应禁用内部上/下拉电阻。
6. GPIO引脚具有输入和输出两种功能。当引脚处于输入模式时，如果输入电平存在不确定性，应使能内部上/下拉电阻。

GPIO引脚的电路结构如下图所示：

关于配置原则的电路原理说明如下：

1. 当GPIO引脚处于浮空状态时，若引脚上有外部干扰电压，则可能导致输入门异常导通，VDDIO经过输入门将产生额外电流。因此，需要使能内部上/下拉电阻。
2. 当GPIO引脚用作输入但被外部设备拉高/低时，应禁用内部上/下拉电阻。否则，可能会引起VDDIO电流泄露。
   说明：

   当外部驱动设备进入高阻抗状态时，若芯片没有使能内部上/下拉电阻，则GPIO引脚将处于浮空状态，这可能会导致额外电流流出。因此，当外部设备进入高阻抗状态时，应使能相应GPIO的上/下拉电阻。

   1. GPIO引脚设置为输入，使能上拉电阻，所连接的外部设备处于低电平，电流会从VDDIO泄露，流经上拉电阻到达地线（流经此外部设备），如下图所示。

      

      当上拉电阻的电阻值为100 kΩ时（具体上/下拉电阻值，请参考对应芯片Datasheet），在VDDIO电压为3.3 V的情况下，若有一个GPIO引脚配置不当，则会导致大约33 µA的额外电流从VDDIO泄露；若有多个GPIO引脚配置不当，则每个引脚均会产生33 µA漏电流。

   2. GPIO引脚设置为输入，使能下拉电阻，所连接的外部设备处于高电平，无电流从VDDIO泄露，但VDDIO会通过外部器件产生电流，如下图所示。

      

3. GPIO引脚设置为输出时，应禁用上/下拉电阻。否则，可能会引起电流泄露且额外电流会流经该上/下拉电阻。
   1. 当GPIO引脚设置为输出且处于高电平时，使能下拉电阻时，电流会从VDDIO流向该下拉电阻，如下图所示。

      

   2. 当GPIO引脚设置为输出且处于低电平时，使能上拉电阻，泄露的电流会流经此上拉电阻和低电平输出缓冲区，最终到达地线，如下图所示。